面積/遅延トレードオフ
面積/遅延トレードオフ 英語表記: Area/Delay Trade-off 概要 面積/遅延トレードオフとは、デジタル論理回路の設計において、回路の物理的なサイズ（面積）を最小化することと、信号が回路を伝播するのにかか […]
テクノロジマッピング
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ゲートレベル最適化
ゲートレベル最適化 英語表記: Gate-Level Optimization 概要 ゲートレベル最適化は、デジタル回路設計プロセスにおいて、抽象的な論理設計が特定の半導体技術（セルライブラリ）にテクノロジマッピングされ […]
セルライブラリ
セルライブラリ 英語表記: Cell Library 概要 セルライブラリとは、集積回路（IC）を設計する際に、特定の半導体製造プロセスで使用するためにあらかじめ設計され、検証された基本論理要素（セル）の集合体のことです […]