3nm プロセス（サンナノメートルプロセス）

2025年10月29日

3nm プロセス（サンナノメートルプロセス）

英語表記: 3nm Process

概要

3nm プロセスとは、半導体集積回路（LSI）を製造する際のプロセスルールにおける、現時点で最先端に近い世代を示す技術指標です。この数字は、トランジスタの主要部分であるゲートの寸法を極限まで微細化し、チップ上に搭載できるトランジスタの数を劇的に増加させることを目的としています。私たちが現在たどっている「半導体技術（プロセスルール） → 半導体製造プロセス → プロセスルール」という分類において、3nmプロセスは性能向上とエネルギー効率のブレイクスルーを実現する、非常に重要な要素なのですよ。

詳細解説

プロセスルールと3nmの位置づけ

この技術は、半導体チップの性能を物理的に決定する「プロセスルール」の進化の最前線に位置しています。プロセスルールとは、半導体チップ上に形成される最小の回路線幅の目安であり、この数字が小さくなるほど、同じ面積により多くのトランジスタを搭載できます。この集積度の向上が、情報処理の高速化と、デバイスの消費電力削減という二律背反の課題を解決する鍵となります。例えば、以前の5nmプロセスから3nmプロセスへ移行することで、一般的にトランジスタ密度が向上し、結果的にスマートフォンや高性能コンピューティング（HPC）の処理能力が格段に向上するという大きなメリットが生まれるのです。

微細化の目的と技術的な壁

半導体の性能向上は、長らく「ムーアの法則」に従い、トランジスタの集積度が約2年で倍増するというペースで進んできました。3nmプロセスは、この法則を維持するための技術的な挑戦の成果です。しかし、トランジスタをナノメートルレベルまで単純に小さくするだけでは、深刻な物理的な問題が発生します。最も厄介なのが、リーク電流（電流の漏れ）の増大です。トランジスタのゲート長が非常に短くなると、ゲートが電流を遮断している状態でも電子が漏れ出しやすくなり、結果として消費電力が増大してしまうのです。これではせっかく微細化しても、省エネ化という目的が達成できません。

GAA構造の採用によるブレイクスルー

このリーク電流の問題を克服し、3nmという極めて微細な領域で安定して動作させるために、従来の平面的なトランジスタ構造（プレーナ型）はもちろん、その次の世代であるFinFET（ひれ状の立体構造）でも限界が見え始めました。

そこで、3nmプロセスでは、GAA（Gate-All-Around）構造、またはそれを実現するMBCFET（Multi-Bridge Channel FET）といった革新的な立体構造が主流として採用されています。GAA構造の最大の特徴は、トランジスタの電流が流れるチャネル部分を、ゲート電極が文字通り「四方八方から」完全に包み込む形をしている点です。FinFETがチャネルの三方しか囲んでいなかったのに対し、GAAは全周を囲むことで、ゲートがチャネルを完全に制御できるようになります。

この「全周制御」により、ナノスケールでのリーク電流を劇的に抑制し、トランジスタのON/OFFの切り替えをより効率的かつ高速に行うことが可能になるのです。この技術的な飛躍こそが、3nmプロセスを単なる数字の変更ではなく、半導体製造プロセスにおける大きなブレイクスルーとして位置づけている理由です。最先端のプロセスルールの導入には莫大な初期投資と高度な露光技術（EUV: 極端紫外線リソグラフィなど）が不可欠であり、実現できる企業は世界でもごく少数に限られているのが現状です。

プロセスルールの数字の解釈

ここで一点注意したいのは、「3nm」という数字が、必ずしも物理的なゲート長や線幅を正確に表しているわけではないという点です。ナノメートル単位のプロセスルールは、技術世代を示すラベル、あるいはマーケティング指標としての側面が強くなっています。重要なのは、この数字が小さくなるほど、その世代の技術がより高密度、高性能、低消費電力であることを示している、という理解です。この「プロセスルール」の進化こそが、現代のデジタル社会を支えていると言っても過言ではありません。