CSP（シーエスピー）

2025年10月29日

CSP（シーエスピー）

英語表記: CSP (Chip Scale Package)

概要

CSP（Chip Scale Package）は、「チップスケールパッケージ」と訳され、半導体パッケージ形態の一種です。これは、半導体チップ（ダイ）のサイズとほぼ同じか、わずかに大きい程度の極小サイズに抑えられたパッケージを指します。半導体技術（プロセスルール, FPGA, ASIC）の進化により、チップ自体はどんどん小さく高性能になっていますが、それを基板に実装する際のパッケージも小型化が必須となり、CSPはその要求に応えるために開発されました。特に、パッケージングと実装の分野において、高密度実装と軽量化を実現する上で非常に重要な技術なのです。

詳細解説

CSPの目的と背景

私たちが今、この「半導体技術（プロセスルール, FPGA, ASIC） → パッケージングと実装 → パッケージ形態」という文脈でCSPを学ぶ最大の理由は、小型化と高性能化の両立が、現代のエレクトロニクス製品の生命線となっているからです。

半導体チップの製造プロセス（プロセスルール）が微細化し、チップ自体はどんどん小さく、集積度が高くなっています。しかし、チップがどんなに高性能でも、それを覆うパッケージが大きければ、製品全体のサイズダウンは実現できません。かつて主流だったDIPやQFPといったパッケージは、チップから伸びるリード（足）を外周に配置するため、どうしてもパッケージ面積が大きくなってしまいました。

CSPは、このパッケージの「かさばり」を解消するために開発されました。CSPを名乗るためには、パッケージ面積がチップ面積の1.2倍未満である、という非常に厳しい国際的な定義を満たすことが一般的です（もちろん、業界や応用分野によって多少の解釈の違いはありますが、小型であることが本質です）。

動作原理と構成要素

CSPは、リード（足）を持たず、チップの裏面全体にボール状の電極（バンプ）を格子状に配置するBGA（Ball Grid Array）の構造をベースにしています。この構造のおかげで、チップの周辺だけでなく、裏面全体を使って外部回路と接続できるため、多ピン化と小型化を両立できるのです。

CSPの心臓部ともいえる技術が、再配線層（RDL: Re-Distribution Layer）です。

半導体チップ（ダイ）: チップ上の入出力端子（パッド）は非常に微細で、間隔も狭く配置されています。
再配線層（RDL）: この層が、チップ上の微細なパッドから、基板に接続しやすい間隔と位置に電極を「再配線」して引き出します。この技術によって、チップサイズをパッケージサイズにほぼ反映させることが可能になりました。
ボール電極（バンプ）: RDLによって再配線された先に、はんだボールが取り付けられます。このボールが、プリント基板に直接接合され、電気的な接続と物理的な固定を実現します。

高速化への貢献

CSPの真価は、単なる小型化に留まりません。配線が短くなることで、電気信号の品質が劇的に向上します。

従来の大きなパッケージでは、チップからリードを通って基板に至るまでの配線が長く、その途中で信号の遅延やノイズ（寄生インダクタンスや寄生キャパシタンス）が発生しやすかったのです。しかし、CSPのようにチップと基板が非常に近い距離で接続されると、配線長が短縮され、これらの電気的な悪影響が大幅に低減します。

これは、特にギガヘルツ級のクロック周波数で動作する現代の高性能プロセッサや高速メモリにとって、極めて重要です。信号の劣化が抑えられることで、より高速で安定したデータ転送が可能になります。パッケージ形態の選択が、半導体の性能を最大限に引き出すための鍵となっている、という事実は非常に興味深いですね。

具体例・活用シーン

1. モバイル機器への必須技術

CSPは、スマートフォン、スマートウォッチ、ワイヤレスイヤホンといった、徹底的な小型化と軽量化が求められるモバイル機器の設計には欠かせません。例えば、スマートフォンの内部には、プロセッサだけでなく、大量のメモリチップやセンサー制御IC、電源管理ICなどが搭載されていますが、これらがすべてCSP形態で実装されることで、基板上の占有面積を極限まで抑えています。もしこれらのチップが従来の大きなパッケージだったら、スマートフォンは今のサイズの倍以上になってしまうかもしれません。

2. PoP（Package on Package）による立体実装

高密度実装技術の進化として、複数のCSPを上下に積み重ねるPoP（Package on Package）技術があります。例えば、モバイル機器のメインプロセッサ（CPU）を下に、その動作に必要なDRAMメモリを上に積み重ねることで、基板面積を節約しつつ、CPUとメモリ間の配線距離を最短にできます。これにより、高速アクセスと低消費電力化を同時に実現しており、CSPが立体的な実装を可能にする基盤を提供しているのです。

3. アナロジー：素足に近いランナーの靴

CSPの革新性と役割を理解するために、パッケージを「靴」に例えてみましょう。

半導体チップ（ダイ）は、外部の世界（基板）と接続して活動する「ランナー」だと想像してください。

従来の大きなパッケージ（例：QFP）：これは、頑丈で大きなハイキングブーツのようなものです。チップをしっかり保護し、外部への接続端子（リード）が外側に大きく張り出しています。しかし、重くてかさばるため、高速で走る（信号を伝える）には邪魔になりますし、設置場所（基板面積）も広く必要です。
CSP（チップスケールパッケージ）：これは、素足に近い、超軽量のランニングシューズ、あるいは高機能な靴下のようなものです。チップを覆うのは最小限の素材のみで、接続端子（バンプ）は足の裏全体に直接配置されています。これにより、ランナー（チップ）は極めて軽量で身軽になり、基板というトラックの上で最速のパフォーマンスを発揮できるようになるのです。接続部が短い分、信号のロスがなく、まさにチップのポテンシャルを最大限に引き出すための最小限の装備、それがCSPなのです。